T-ATOM

在实际工程中常常涉及到代码修改的记录，很多时候在与同组成员交互时需要一种比较高效的方法来告知修改的地方。假设一种场景，双方都有个大工程文件列，且修改很大，需要同步修改进度，除了通过git管理外，也可以通过diff做patch来实现。此外，可以显式地看到整个目录做了哪些修改且可以直接给原文件打补丁，何乐而不为。

回归了，从2023-8-13到2024-8-06，也是收获满满。感触颇多吧，不胜言表，结果是美好的，后续基本也将进一步在D&IC深造。后续将抽空做一些体系结构相关的论文精读以及RV开发经验。
今天本想着配个双系统然后装vivado，但计划有变还是使用VMware&Ubuntu，但是也是遇到了个比较常见的问题，就是host到虚拟机的文件复制问题。在照常完成VM-tools配置后还是不能正常拖入，在经过冲浪后发现可以通过在登入页右下角的切换为xrog，如下图，解决上述问题。

原理大概就是Xorg是比较老的显示服务器，在某些时候可能会比较稳定。

还有另一个点就是做IC Design的时候，一般都是在Linux环境下，这就涉及了一个Linux 版本Vivado的安装，在选完配置之后可能会遇到一个Badrequest的问题，这可能是因为你账号没有过认证的原因。因此，可以先在Windows下登入AMD官网试一下你是否能正常认证下载，即可。

后续可能会写一篇关于可重构技术的文章，因为事情有点多，估计得过段时间。期待！😆

国赛之路，一路逆行，最终还是没能达到自己的既定目标。测评标准不统一也真是6😅。不过这一路走来收获还是繁多，总的来说，尽人事了，只是时候未到。继续努力

今天进行ASK信号解调开发的时候，ADDA、判决门限等需要有一个较低的时钟来驱动。但是vivado自带的PLL和MMCM出的频率最低是6.25MHz左右，所以比如我这边需要一个100kHz的时钟，这就需要自己利用sys_clk自定义分频生成一个衍生时钟。

关于仿真以及可能遇到的部分问题可以参考之前两篇博客

【FIR滤波器设计及其FPGA实现】

【FIR IP 核重析】

由于最近开始国赛，所以继续优化FIR滤波器设计以前遗留的问题，此篇博客主要解析

• 更新后没有识别连接的 FPGA 设备
• 更新 vivado 为 2022.2 ，FIR IP 核重构（重点修改）
• FIR 输出直流 or 输出带较大直流偏置

很久没更博啦，前段时间一直忙着备考，这几天终于可以摸鱼会😎之前一直想写一篇阅读datasheet的博客，但是拖到现在（这学期有点麻）。因为电赛我们队也有准备通信方向，然后模拟混频器也是需要准备的模块，所以这次就以AD835乘法器来作为讲解案例

LCD调试可以正常使用，但是烧录后不正常工作。

• LCD通讯时序不对 FSMC先初始化
• 开发板供电不对 应接USB 232 怀疑晶振不工作
• 怀疑烧录时的配置与调试配置不相同
• 怀疑没有进入烧录模式 BOOT脚没有正确下拉 查看正点原子开发板原理图
• 加入点灯 发现是在死循环前就死
• 怀疑是探索者开发板PA1作为50M时钟然后又是ADC，导致时序混乱死了
• 怀疑中断函数里面执行太多东西 delay_us/HAL_delay(systemtick)的优先级比DMA中断优先级低
• LCD中的写入函数需加延时函数

😏之前几篇文章实际上已经基本阐述完了FIR滤波器的基本使用，但是在实际测试的时候难免出现了亿点点问题

• FIR_IP Implementation中的Quantization如何选择Integer Coefficients及Maximize Dynamic Range
• 滤波器系数的宽度会影响什么，如何设置12/16
• Input Sampling Frequency是什么参数，如何设置其与MATLAB中设计的采样频率以及ADC的采样频率有什么联系，同时降低采样频率后仿真时间不够长会使得看不到输出波形
• MATLAB FDT设计的FIR为什么导入之后报错DSP列不够
• 为什么用之前博客中的仿真代码，改动了输入信号，但是实际VIVADO仿真中没有改完新的输入信号
• 实际测试，输出信号变成圆月弯刀状😇

串联谐振回路属实是不容易过的坑，一直在挖坑的路上，不过坚持着仿真和思考也还是有一定的收获，首先坑就是如下：为什么会出现平坦区，而出现平坦区前为什么在低频段又会有下降呢，这个下降的速率有受什么的影响……

• 正常幅频特性曲线
• 实际测量得到的
• 仿真得到的（考虑示波器的输入电路）

之前虽然对FIR滤波器的vivado实现、串行并行结构已经详述，但是对于为什么要加窗函数、以及MATLAB使用Filter Designer工具进行设计没有进行研究，本篇也是做此工作